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8255a verilog
- 8255a verilog 实现代码 qurtus 2 环境 编译通过
RS(255 239 )编码器 Verilog HDL 实现
- 对于 RS 编码器的设计，常用的编码算法有 2 类，一类是 Berlekamp 算法，另一类是典型编码算法。Berlekamp 算法常用于数据速率要求不是很高的环境下，而典型编码算法具有电路实现结构简洁，占用硬件资源少等优点，因此，采用典型编码算法来实现编码器。
spi_vmm1.2
- VMM1.2的SPI示例代码，介绍各个验证组件的功能和用法。Verilog编写，使用VCS仿真-The example SPI testbench code of the VMM1.2
blif2verilog-v1.2
- 将BLIF（Berkeley Logic Interchange Format）格式的电路转换为verilog代码，使用perl编写，需要perl环境才能使用。 内含BLIF格式的官方说明。-Translate BLIF（Berkeley Logic Interchange Format）circuit to verilog descr iption, the translator need perl environment to run. Please check you have rel
digital-clock
- fpga verilog 2位数码管显示仿真及说明-fpga verilog 2 digit LED display and descr iption of the simulation
Chapter-2-Questions-and-Answers
- this a quiz in verilog programming-this is a quiz in verilog programming
multi-verilog
- 乘法器。fft。 基2.蝶形运算。旋转因子-Multipliers. fft. Group 2 butterfly. Twiddle factor
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- Verilog Code By sivanantham and sakthivel Lab assignment-xor gate Do not forget to thank
ac701-pcie-rdf0225-2013.2-c
- 赛灵思7系列开发板ac701，PCIE参考设计，VHDL/Verilog，开发环境Vivado-xilinx 7 series design Kit AC701 PCIe reference design. VHDL/Verilog, design environment Vivado
8-point-pipeline-fft-by-verilog.pdf
- 简单的8位基2 流水 fft verilog-Simple 8 base 2 pipelined fft verilog
Verilog
- Verilog课程设计自动售货机 1）设计一个自动售货机，此机能出售1.5元、2元两种商品。出售哪种商品可有顾客按动相应的一个按键即可，并同时用数码管显示出此商品的价格。可同时购买两种、多件商品。 2）顾客投入硬币的钱数有5角、1元两种。此操作通过按动相应的两个按键来模拟，并同时用数码管将投币额显示出来。 3）顾客投币后，按一次确认键，如果投币额不足时则报警灯亮。如果投币额足够时自动送出货物（送出的货物用相应不同的指示灯显示来模拟），同时多余的钱应找回，找回的钱数用数码管
CD-ROM-code-(verilog-hdl)
- 数字信号处理的fpga实现 第2版-光盘源码（verilog HDL）-Fpga implementation of digital signal processing 2nd Edition- CD source (verilog HDL)
PCM30-Verilog-source-code
- 使用Verilog设计PCM30基群帧同步电路 电路功能说明： 1．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。 2．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。
problem-2
- Problem2 of an assignment in a verilog course
Actel_DirectCore_CORESPI_4.2.116
- Actel DirectCore CORESPI 4.2.116 Verilog and VHDL RTL source files for SPI controller on APB
4.2
- 曼切斯特编码，解码Verilog源代码 nrz,1553协议通信采用的编解码方式-Manchester encoding, decoding, Verilog source code
FPGA-rs232(verilog)-2
- FPGA rs232串口收发程序，3个程序任意选择，全部可用-FPGA rs232 serial transceiver procedures, three procedures arbitrarily selected, all available
diff_cmp-2
- 比较器的理想模型 用Verilog-a写的-ideal model of comparator in Verilog-a
modulo-2^n-2^k-1-adder
- 用Verilong语言编写的模2^n-2^k-1加法器，该加法器多用于基于余数系统的蒙哥马利模乘运算。 -Implementation of modulo 2^n-2^k-1 adder Using Verilog.This adder can be use for RNS Montgomery Multiplication
notes_Lecture-2
- Advance Design with Verilog HDL Lecture 2